华为发表半导体韬定律今天这个非常重磅的新闻，尽可能深入浅出地为大家解读一下吧。

首先，芯片进步的一个本质问题是：一秒钟内，能完成多少次有效计算？

过去摩尔定律主要靠“更小、更密”来获得提升：随着制程进步，晶体管越做越小，同样面积里能放下更多晶体管，也就能放下更多计算单元、更大缓存等等；同时，器件开关速度、信号路径和能效也会随制程进步而改善。

但当到了「后摩尔时代」，几何尺度上的缩放越来越接近极限，“做小、做密”就越来越难行得通了。华为这篇论文的核心，正是把视角转向更本质的「时间」：信号走线、缓存访问、片上网络传数据，这些都要花多少时间？

τ（读作韬），可以简单理解为一次关键动作需要花费的时间。过去是通过更密、更多的晶体管，间接换来单位时间内更多计算；现在，则要更直接地从时间入手优化。

论文里介绍了具体的技术：LogicFolding，逻辑折叠。

传统芯片其实也有多层，但上层大多是金属布线层。它们更像管道、电线和道路，负责连接底部的晶体管（逻辑单元和存储单元等）。真正能计算、存储、处理信号的有源电路，主要还是在底部平面。

打个比方，传统芯片更像一座“单层厂房”：机器都摆在一楼，上面架了很多管线和输送带。管线可以很复杂，但机器本身主要还是在一层里排布。两个车间隔得远，信号就得横着跑很长一段路。

LogicFolding的变化，是让上层也成为 active tier。也就是说，上层不只是管线和道路，上层也开始有真正工作的“机器”：逻辑电路、存储电路，乃至部分模拟电路。

这就从“单层厂房”变成了“双层厂房”。楼上的关键位置也部署上“工作机器”，与楼下之间用非常密集的“电梯”连接。原本在平面上隔得远的关键电路，现在可以在垂直方向靠近；原本要横着跑很长的信号线，可以变成更短的上下连接。

路径短了，电阻、电容、延迟和功耗都有机会下降。

所以LogicFolding不是简单多铺一层线，也不是把整颗芯片无脑盖成两层；它更像是把最值得优化的关键路径、时钟网络、SRAM访问路径和片上数据通路，选择性地折到三维空间里。

论文给出的Kirin 2026数据很清晰：晶体管密度从155 MTr/mm²提升到 238 MTr/mm²，单代提升约 55%。这主要不是靠把晶体管本身继续做小，而是靠上下active tiers，把原本平面展开的电路更紧凑地组织起来。

同时，时间成本也在下降。论文提到：性能核心能效提升41%，最高 P 核频率提升接近 13%，代表性处理核心 wire length 降低约 30%，SRAM 工作频率提升超过 40%，等等。

这些数字放在一起看，LogicFolding的价值就很清楚：它既提升了实际物理密度，也缩短了关键信号和数据路径。

频率可以因此提高；如果不冲频率，也可以换来更低功耗、更少等待和更好的持续性能。对手机SoC来说，用户真正感受到的往往不是峰值频率多漂亮，而是同样功耗下更快一点，同样性能下少耗一点电，高负载下稳得更久一点。

难点也正在这里。

多一层有源电路，和多一层金属布线完全不是一回事。布线层主要是“路”，有源电路则是会工作的“机器”，这意味着多了一整套需要制造、供电、散热、测试和保证良率的电路系统。

这也解释了为什么当前更合理的做法是“关键部分先折叠”：只在收益最大的地方使用垂直结构，才能兼顾功耗、散热、良率和设计复杂度。

并且，上下两层还必须连接得足够密、对得足够准。论文提到Kirin 2026的 hybrid-bonding pitch 做到 1.5 微米级，上下层对准精度小于 0.5 微米，还涉及TSV 尺寸、KOZ和间距缩小，以及智能冗余设计。这不是普通意义上的“连起来”，而是要让上下两层有源电路像一个连续系统一样工作。

更深一层的关键信息是：华为在自主可控EDA和设计方法学上，应该已经取得了关键突破！

因为LogicFolding不是先设计完一颗传统 2D 芯片，再把另一层简单接上去。它需要在设计阶段就决定哪些 cell 放上层，哪些留在下层，哪些路径值得跨层；还要把垂直连接带来的电阻、电容、时序、热、电源和良率一起算进去。论文也提到，完整 LogicFolding 需要把多个堆叠有源层当成一个连续设计实体来优化。

这，是量产级芯片上设计和制造的双重突破。

制造上，要做出高密度、高精度、低寄生的上下有源层连接。设计上，要有能支撑三维逻辑重排的EDA和方法学。

过去芯片变强，主要靠把晶体管做小、做密。华为这次给出的思路是：继续提升密度，但不只靠缩小晶体管；同时让信号少走路，让数据少搬家，让计算少等待。

这正是华为发表的韬定律（τ scaling）最值得关注的地方。它说明，中国芯片不只是在追赶先进制程节点，也开始在后摩尔时代的核心问题上，拿出自己的系统性解法，引领整个行业的技术进步！华为发表半导体演进新路径华为发表半导体韬定律