对韬定律的技术评价：1. 研发的EDA不需要上百亿。几个亿就够了。 做好EDA的一个重要环节是 EDA 要能结合 光刻机设备参数，经过物理建模后的统计等效模型：CD variation model 关键尺寸变异模型LER statistical model 线边粗糙度统计模型Overlay variability distribution 套刻变异分布模型Random defect probability map 随机缺陷概率分布图Pattern-dependent variation model 版图相关变异模型。这些模型是台积电的良率领先三星的商业机密。华为和中芯国际没有5纳米以下的先进制程光刻机，不可能自研好EDA用于先进制程的逻辑芯片的制造。国外三大EDA公司是和台积电对接好，认证过的。2. 逻辑芯片3D堆叠是从存储芯片3D堆叠的自然概念延伸。 如果不是画饼，不需要等到五年后的2031年。3. 存储芯片的核心是一个晶体管加一个电容（1T1C）。电容需要储存足够的电荷来保证数据不丢失。当制程微缩到10nm以下时，电容的物理尺寸也随之缩小，导致电荷泄漏严重，数据可靠性大幅下降。目前业界共识，9～10纳米左右是传统DRAM架构的物理极限。纯平面微缩已逼近物理极限，三星，美光，SK海力士 和长鑫存储都是在生产垂直堆叠的存储芯片。4. CPU，GPU，AI这类逻辑芯片，台积电已经做到1.4纳米，也差不多快到材料极限。所以也在考虑3D堆叠封装。逻辑芯片的晶体管密度远远大于存储芯片的晶体管密度，逻辑芯片的3D堆叠封装 不会是晶体管的3D连接。

目前设计的计算核（compute cores）的3D连接最可行。不同于存储芯片的3D堆叠，难点是每家公司设计的逻辑芯片的计算核数和位置不一样，晶圆厂封装厂不好泛化量产。华为的EDA是一个泛EDA概念，包括CAD\CAM\EDA\CAE，人员近千。之所以听说的少，估计还是没有核心。空间折叠讲得非常清楚，但时间折叠没说清楚，上下两个时间线倒是说清楚了。时间折叠就是分支预测，但比传统CPU分支预测走的路径要短，许多分支要短得多，不是平面走，是上下层走最短路线，时间没变，但时序上加快了许多。