西方以前认准一件事：逻辑芯片若像存叠那样层层堆高，晶体管密了，电一定更费，热一定更凶。9月4日，何庭波在ChinaXiv发论文《Huawei’s τ Chip Was Supposed to Melt?》，拿麒麟2026实测把这判断怼了回去。
关键不在“堆”，在“怎么连”。论文说，SoC里超八成功耗烧在互连走线和供电上，晶体管自己算题反而次要。麒麟2026用“逻辑折叠”把平面长走线折成微米级垂直互连，典型布线短20%、关键路径短70%，1.5μm混合键合、每平方毫米约50万垂直通道。线短了，电容小了，电压能往下压。
数据硬：密度从1.55亿提到2.38亿管/mm²（涨55%，单元高175nm、栅距48nm，逼近台积电N3E）；同性能下NPU功耗-66%、GPU-58%、CPU大核-41%。NPU最典型——29TOPS不动，频率降63%，电压0.85V掉到0.55V，功耗密度降73%。
我的看法很直：这不是“3D天生清凉”，是架构把“数据通勤”电费砍了。存叠能堆到300层是因多数单元睡着；逻辑层全干活本该更热，华为靠短互连+低压并行把这股热按下去。EUV拿不到，就拿时间换空间，走通了后摩尔另一条路。后续就看键合间距往1μm、720nm缩时，热点布局还能不能稳住。
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