10月13日，华为在上海练秋湖研发中心举行麒麟芯片技术交流会。这是华为时隔六年再次召开麒麟芯片层面的技术沟通会，首次较为系统地介绍逻辑折叠的量产进展及背后的技术支撑。
根据这个报道的内容：2027年麒麟芯片已进入测试阶段，目前测试结果符合预期。
华为方面说：“其实在探索逻辑折叠的初期，我们是很不确定的，因为业界从来没有人做过，连工具也没有，也没有方案。到底能不能拿到收益，能不能实现高良率的量产，都是不确定的。但是随着探索的展开，我们发现每一个阶段点的结果都符合我们的预期，甚至超出了我们的预期。”
他还提到：“麒麟9050系列首次实现了逻辑折叠技术量产，把多颗DIE作为一个完整芯片进行协同设计，从而缩短信号走线、提升晶体管密度，并获得性能与功耗收益。”
这个跟我今年5月的分析差不多，就是逻辑折叠并不是传统的3D堆叠芯片，而是在3D堆叠芯片基础上，进行立体电路设计，以往的3D对的芯片仍然还是停留在2D电路设计。
所以逻辑折叠需要3D的EDA设计软件，其实单从这一点，就能看出逻辑折叠跟3D堆叠芯片的本质不同。
通过立体设计电路，可以把一些原本需要在平面绕很长的电路，设计成垂直坐电梯，从而缩短信号走线，降低走线带来的发热，所以能获得性能与功耗收益。
之前华为9月公布的论文数据显示，采用“逻辑折叠”技术的麒麟9050 Pro芯片，其晶体管密度从上一代平面架构麒麟9030 Pro的约每平方毫米1.55亿个，跃升至2.38亿个，提升幅度高达55%。
并且“在相同性能下，NPU功耗下降了66%，GPU功耗下降了58%，CPU性能大核功耗下降了41%”，颠覆了“密度提升必然导致功耗飙升”的传统认知。
原因是芯片能量的消耗不单单是计算本身，还包括数据传输金属走线的发热。
华为方面将其比喻为，人在工作日的精力消耗，不只来自伏案工作的几小时，通勤同样消耗大量能量。
华为就是通过缩短电路走线，来减少功耗。
论文披露的数据是：“典型核心走线的长度可缩短约20%，部分关键路径缩短达70%；某处理模块的时钟布线缩短28%”