“4F²”本身是个通用面积标尺，不是某家独门绝技。长鑫、三星、海力士、美光说的 4F²，底层目标是一致的——把 DRAM 单元从 6F²（3F×2F）压到 2F×2F 的正方形，同面积密度涨 30%–50%。但“都叫 4F²”不等于“做的是同一件事”，器件结构、沟道材料、外围电路怎么处理、量产节奏，各家分歧很大。一、长鑫 vs 三星/海力士/美光：到底差在哪维度 长鑫 CXMT 三星 SK海力士 美光单元结构 4F² 正方形 4F² 正方形 4F² + 垂直栅(VG) 不把4F²当唯一路线晶体管 自研 VSG（垂直包围栅，栅极四面环沟道） VCT 垂直沟道晶体管 VG 垂直栅平台 偏 1γ + 3D DRAM沟道材料 硅（竖起来） IGZO 氧化物半导体 未完全公开，硅为主 待定外围电路 阵列/CMOS 解耦 + 晶圆级混合键合 阵列/逻辑分片制造 + 混合铜键合（PUC） 4F² VG + 3D 长期平台 3DS/TSV 高容量封装量产节点 2026 年底推 DDR5 RDIMM 样品 10a 节点，2028 量产 2028–2029 商用 2030 前后 3D DRAM数据来源：核心差异有三个：① 器件命名不同，物理思路相近但不等价长鑫叫 VSG（Vertical Surrounded Gate，垂直包围栅），三星叫 VCT（Vertical Channel Transistor），海力士叫 VG（Vertical Gate）——三家都是“把沟道竖起来 + 栅极环绕/半环绕”的大方向，但栅极包裹方式、沟道截面形状、电容相对位置各有各的画法，不是同一个 IP。② 沟道材料是最大分叉三星在 4F² 里直接换 IGZO（铟镓锌氧化物），关态漏电比硅低约 1000 倍，是支撑更激进垂直堆叠的物理基础。长鑫目前公开的是硅基 VSG，不换沟道材料，靠结构本身压漏电。短期硅基更容易和现有产线兼容，长期 IGZO 的漏电优势在 64 层以上堆叠时会拉开差距。③ 混合键合“做不做、怎么做”不一样三星 4F² 明确是存储阵列一片晶圆、外围 CMOS 另一片晶圆，再混合铜键合叠起来（PUC 结构）。长鑫强调的是阵列与 CMOS 工艺解耦 + 晶圆级混合键合高速互联，但同时有说法称其 VSG 基于 G5 平台、可在同一晶圆上完成、不依赖 EUV，改造成本低于三星的两片式方案——不过这一点主要来自低权威自媒体，TrendForce 的口径仍是“分离阵列与 CMOS + 晶圆级混合键合”，所以更准确的说法是：长鑫强调在 G5/DUV 体系上改造落地，但具体是否完全不做晶圆间键合，目前公开信息还没法完全确认，不能当成既定事实。海力士没有自有 12 寸逻辑大厂，外围晶圆可能要外协代工。