半导体硅基集成芯片制造中立体晶体管（FinFET、GAA 环栅纳米片）的源漏区采用的是三维选择性外延结构，区别于传统平面 MOS 薄层掺杂，是先进制程 FEOL 核心模块，核心目标为降低源漏串联电阻、引入沟道应力、抑制短沟效应，实现器件自对准。同时，此类工艺以替换金属栅（RMG）流程为主。先完成硅鳍或多层 Si/SiGe 堆叠成型，制备虚栅并沉积介质，经各向异性刻蚀形成栅侧墙 Spacer，作为源漏自对准边界。随后开展倾斜离子注入制备源漏延伸区与口袋注入，缓和沟道电场、抑制漏电流。另外，其核心工序为选择性外延生长（SEG）：仅在暴露硅区域生长半导体，不在介质上成膜。NMOS 原位生长掺磷硅（SiP）提供拉应力，PMOS 生长掺硼硅锗（SiGe）提供压应力，形成菱形三维凸起源漏，借助晶格失配提升载流子迁移率。GAA 器件的源漏可横向连通多层纳米片端头，实现多沟道并联。外延后采用激光尖峰退火完成杂质激活，低热预算控制杂质扩散，保证 PN 结陡峭。再通过金属硅化工艺，在源漏表面生成金属硅化物，降低欧姆接触电阻。后续填充层间介质、平坦化并制作源漏接触与金属互连。总之，立体晶体管（FinFET、GAA 环栅纳米片）源漏区工艺的主要难点在于保证外延选择性、控制三维形貌与应力均匀性，抑制杂质扩散与刻蚀损伤。GAA 还需解决纳米片层间填充空洞问题。面向 CFET 三维堆叠集成，肖特基源漏等低温方案也逐步被研究，用以降低热预算，保护下层器件。