9月4号凌晨，我刷到何庭波的新论文，标题看得我一愣——

《华为的τ芯片，本该熔化？》

熔化？堆了两层硅片、晶体管密度暴涨55%的芯片，不该热到烫手吗？

结果她甩出一组数据：同等性能下，NPU功耗砍了三分之二，GPU砍了一半还多。

我盯着屏幕看了三分钟，脑子里只有一个问题——

这违反常识啊。

先把话说清楚：这是何庭波四个月里的第三篇论文。7月那篇讲理论框架，9月这篇直接上实测成绩单。下面咱们掰开看。

一、芯片耗电，跟你上班一个道理

你以为芯片的电费都花在“干活”上？错。真正烧钱的，是通勤。

晶体管就是坐在工位上干活的员工，信号在铜线里跑，就是员工坐地铁、穿写字楼去开会。路越远，耗的油越多。

何庭波在论文里给了一组数：手机典型负载下，动态功耗占了九成，而这里面的大头，是信号在铜线里“跑路”烧掉的。

为什么台积电、三星都在3nm撞墙？

晶体管越缩越小，但铜线没法跟着指数级缩小——“工位”越换越近，“通勤路线”却一直那么长。电费降不下去，热也降不下去。

二、华为的解法：别缩短路了，直接修垂直电梯

他们搞了个新东西，叫“逻辑折叠”——把平铺在芯片上的电路，拆成上下两层，用几十万根微米级的垂直连线接起来。

原来信号要横穿整个芯片，现在垂直一跳就到。

数字在这摆着：

关键路径上，部分连线最长缩短七成

时钟缓冲器从4.36万个砍到1.9万个

麒麟2026这代做到1.5μm键合节距、5000万根垂直互连

下一代直接冲1μm、破一亿根

注意，好戏在这：

路线短了 → 电容小了 → 同样性能下，电压就能往下降 → 而功耗跟电压的平方成正比。

NPU实测：同跑29 TOPS，电压从0.85V压到0.55V，功耗砍66%。

说白了，不是堆叠自动省电，是拿短路换来降压的空间。何庭波自己也写了：τ是“时间缩放定律”，不是“能量缩放定律”——要是把省下的时间全拿去冲频率，芯片照样费电。

三、热没消失，是被“错开”了

但有个坑很多人没注意。

3D堆叠的物理散热难题还在：下层硅的热，依然要穿过上层才能出去。

何庭波自己在论文里就摆了翻车案例——第一代DSP折叠设计，功耗是降了25%，但面积缩了40%，功率密度反而更高了，到麒麟2027那代才真正压下去。

这说明逻辑折叠不是“一键省电”，是一轮一轮迭代试出来的。

那麒麟2026怎么做到“更冷”的？

第一，不无脑堆。先算每个模块的功耗热图，高功耗模块在垂直方向上尽量错开，热源别挤一起。

第二，散热有后手。金刚石散热层加微米级液冷通道的封装方案已经在论文里了，能扛约300W/cm²——台积电也在搞类似的，但量产估计还得等两三年。

四、这篇论文最难得的，是她主动认了错

翻车数据、CPU串行任务收益有限、论文还是预印本没过同行评审、当前方案只敢对关键路径局部折叠——该认的都认了。

这种写法，反而比单纯堆数据更让人信。

造假的人，不会把“第一代功率密度反而更高”写进论文里。

她在结尾引了西西弗斯：巨石推上去，滚下来，从头再来。但这座山有方向——每个循环，都留下一颗算得更多、耗电更少的芯片。

五、说两句掏心窝的

堆两层反而更冷，说穿了就一句话：逻辑折叠把发热的源头削掉了，散热自然就轻松了。

别人家还在拼命缩晶体管，华为换了个方向——缩信号跑路的时间。制程这条路走得再难，这个方向都能接着走。

数据当然都是华为自测的，我自己心里也留了三分怀疑。秋天新机上市，拆机视频一出来，吹的骂的都会现原形。

我先把话撂这儿：

信的，评论区扣1；觉得一测就打脸的，扣2。

我扣1。不是护华为，是我干了这么多年，见过的造假论文没一个会把“第一代功耗密度反而更高”这种丑话写进去的。

拆机视频出来那天，记得回来翻这篇的旧账。

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