先 recap：摩尔定律 = 几何缩微（空间缩小）- 一直以来：把晶体管越做越小、间距越缩越窄。- 结果：同面积塞更多晶体管 → 算力变强、功耗降低。- 公式感：靠“空间缩小”换性能。- 现在瓶颈：- 物理极限：2–3nm 再缩就接近原子，电子会“穿墙漏电”（量子隧穿） 。- 经济极限：3nm 一条产线≈200亿美元，极贵 。- 现实：晶体管缩到很小，但连线（铜线）变细、电阻变大，信号反而变慢，功耗飙升。一句话：几何缩微快走到头了，性价比崩了。  韬定律（τ定律）= 时间缩微（把信号跑快）华为核心一句话：以后不靠“越做越小”，靠“跑得更快”；用时间缩微替代几何缩微。 1）τ 是什么？τ = R × C（电阻×电容），叫时间常数。- τ 越小 → 信号跑得越快、延迟越低、芯片越快越省电。- 摩尔：靠缩小尺寸同时压 R 和 C，但现在走不通。- 韬定律：尺寸不硬缩，重点把 τ 打小。2）怎么做到“时间缩微”？核心叫 逻辑折叠（Logic Folding）

- 以前：芯片像平铺的城市，信号在平面上绕远路。- 现在：立体+重构路线+缩短关键路径，把长距离、串行的信号路径，改成更短、更并行、更“折叠”的结构 。- 结果：信号路径大幅缩短 → R、C 一起下降 → τ 暴跌 → 速度上去、延迟下来。

- 同样 5nm 工艺，靠缩短信号路径+重构逻辑，做到接近 1.4nm 级别的晶体管密度/性能等效 。- 不是真造出 1.4nm，是5nm 芯片跑出接近 1.4nm 的算力密度。3）华为给出的硬数据（很关键）- 过去 6 年：已按韬定律量产 381 款芯片 。- 2026 秋新麒麟：全面用逻辑折叠，性能大升 。- 目标：2031 年，高端芯片等效达到 1.4nm 制程密度 。 

- 摩尔定律（几何缩微）：房子越盖越小、街道越修越窄 → 塞更多房子。- 韬定律（时间缩微）：房子大小不变，重新规划交通、修高架、缩短主干道 → 车跑得飞快，城市效率更高 。 

1. 绕开 EUV 光刻机卡脖子：不用死磕 3/2/1nm 极限光刻，靠架构+电路设计+逻辑折叠提性能。2. 设计能力变成核心壁垒：不是买设备，是电路/架构/协同设计能力，魔鬼级考验，但国产有机会超车 。3. 利好方向：- 先进封装（缩短互连）- PCB/高速基板（信号路径、低损耗）- 芯片设计、EDA、IP- 玻璃基板/载板材料 韬定律 封装 、PCB、载板、玻璃基板