所谓玄戒O100是不是韬芯片？是不是逻辑折叠芯片？

小米玄戒O100公开后，一些人开始兴奋了，因为里面讲到键合距离1.4μm，比华为在将韬定律和逻辑折叠提到的1.5μm还要小，然后进一步推演玄戒O100也是逻辑折叠，也是韬定律芯片。

我看过相关人员对华为公布韬定律的反应，怎么说呢，某种程度上来说他们的反应挺复杂：一方面他们认为韬定律是在玩概念，一方面他们又觉得韬定律还是有点东西出来的。 在觉得韬定律是玩概念时，他们质疑到底能够有多少实打实的东西出来，具体到芯片上，他们认为逻辑折叠不是新东西，都是别人玩过的；或者说逻辑折叠吹的牛，但是散热问题能不能解决，供电问题能不能解决，良品率能不能解决等等。在觉得韬定律还是有点东西时，是因为华为的麒麟2026就要上市，各种论文提出的数据也不是实验室的东西，而是工程上的东西，工程上的东西是实打实的，所以他们虽然有疑问，但是面临实际也不得不承认是有点东西的。 在玄戒O100公布键合距离1.4μm和内存与NPU的通讯速度高达1.22TB/s后，一些人开始根据1.4μm键合距离和通讯速度来认定韬定律这个思路并非是华为先搞出来的，小米也搞出来了；键合距离和有逻辑电路设计，那么为什么不能称为是逻辑折叠？ 我们还是回扫问题的根本，什么是韬定律，什么是逻辑折叠。 在何庭波他们提出韬定律之前，时间维度优化肯定也是有的，这就像摩尔定律提出之前芯片工艺发展也是有相关趋势的。但是，当所谓定律提出来后，未来发展就有了方向性，有了预期，有了围绕方向所拓展的技术，这是所谓定律提出来的意义。不能因为说后来有了所谓韬定律后就反溯到以前来说玄戒就是韬芯片，这在逻辑上来说属于本末倒置。韬定律本质上来说是从时间维度去考虑信息产品在各个层级如何优化，包括芯片层级、芯片互联层级、系统架构层级、网络层级等。芯片层级的逻辑折叠是韬定律在芯片时间维度优化的一个应用。 再说说逻辑折叠。华为做逻辑折叠的目的是没有EUV光刻机情况下如何利用落后光刻机造成和先进光刻机能够竞争的芯片，也就是在几何微缩方面没进展情况下通过时间维度优化（韬定律）来提高性能，而时间要优化就是要减少芯片内部的交互反应时间，因此需要折叠缩短通讯线路，还能提高频率。在财经杂志的《对话何庭波》的文章中，提到逻辑折叠需要5000万个连接，其中500万-1000万个连接是有效的数据通道。具体文章见链接：网页链接

玄戒O100把内存与NPU叠合到一起的目的是为了解决AI芯片需要高带宽与内存数据交互，堆叠到一起提供更多连接和缩短通讯距离是能够达到效果的。但是，玄戒O100的上下芯片连接数量是200多万，有效数据通道是2万多个，这和华为的逻辑折叠在连接数量和数据通道数量级别上有着巨大的差异。可以说两者不是一回事。当然，一定要把有逻辑电路就说成是逻辑折叠也是一些人的自由，毕竟内存本身也可以叫做逻辑电路，对内存进行读写控制也可以叫做逻辑电路，但是这个和华为所强调的将一个SOC内部的逻辑电路分成两层和多层设计能是一回事吗？

从某种程度上来说，个人认为华为是遭到很多同业人员的嫉恨，另外华为的有些做法确实也存在寒了同行的心的情况。但是，如果要客观的看问题，那还是静下心来把事情来龙去脉理清楚，而不是看到一些技术方面都用了堆叠就认为是同样的东西，或者说华为的创新也不过如此，别人也有如何如何。

这里顺便补充一下，《对话何庭波》文章中提到键合距离1.5μm是一个保守数值，好像是考虑到良品率后选择这样做的，并不是不能做到更小。另外，键合距离是封装企业的能力，不是专属某个芯片设计企业的，至于如何利用好封装企业的能力来发挥出作用，则是每个芯片设计企业的技术本领。 最后还要说一下，一个芯片的逻辑折叠是个很好的突破方向，是需要三维EDA软件的，毕竟今后上下层更多的连接可不是NPU访问内存用二维EDA就能搞定的，说白了逻辑折叠所折叠的芯片上下互联不像NPU访问内存那么规律，不同逻辑电路之间的访问是很复杂的，布局的优化和调整是动一发而牵全身，而内存本质上是规律的排布，NPU去访问内存也就相应的会成一定规律排布，其优化方面的难度要小很多。