芯片为什么做不到两纳米以下？答案可能让很多人意外：卡住芯片脖子的，压根不是光刻机，而是电子自己开始“穿墙”。

先澄清一个被大多数人误解的事实。现在各大厂商宣传的“2纳米”“3纳米”，跟你以为的物理尺寸压根不是一回事。芯片里没有任何一个结构是2纳米宽，连最小的金属间距都在20纳米左右。
自打1997年前后，制程节点数字就逐渐变成了营销代号，跟实际物理尺寸的对应关系越来越弱。所谓“2纳米”，更多的是一代技术的标签，而不是一把尺子量出来的结果。

真正的物理障碍在晶体管内部的电子身上。晶体管的工作原理很简单，栅极像一扇闸门，控制电子从一端流向另一端，通就是1，断就是0。麻烦在于，当这扇闸门窄到只有几纳米的时候，电子开始不听话了。

它不再老老实实地“翻越”闸门，而是直接“穿墙而过”，物理上管这叫量子隧穿效应。就好像你家水龙头的阀门关死了，水还能从管壁渗出来。芯片越做越小，这种“渗水”就越严重，漏电、发热、功耗失控全跟着来了。

韩国科学技术院的研究团队用计算机模拟算出了一个关键数字：在合适的材料和结构下，电子停止泄漏的临界长度大约在4纳米以下。而且这个临界长度不是固定的，它跟金属电极的材料、跟半导体接触界面的原子结构都有关系，本质上是一个设计变量，而不是一道死墙。

这里说的是晶体管通道的实际物理长度，不是厂商宣传的那个“纳米”数字。真正的物理红线大概画在4纳米附近，目前最先进的晶体管，实际通道长度还没有碰到这条线。
既然闸门窄到一定程度会漏电，工程师们就想了个办法：把闸门从三面包裹改成四面全包。这就是GAA，全环绕栅极结构。传统的FinFET架构，栅极只包住通道的三个面，到了3纳米以下就控不住漏电了。

GAA用纳米片一层层叠起来，栅极把每一片的四周全裹住，静电控制强得多，漏电明显减少。台积电的2纳米工艺用的就是这套方案，同功耗下性能提升10%到15%，同性能下功耗降低25%到30%。

不过台积电N2的初期良率行业估算大约在65%到75%之间，2026年最大的瓶颈已经不是“能不能做出来”，而是“产能够不够”。

光刻机那边也没闲着。ASML最新的High NA EUV设备，把数值孔径从0.33提到了0.55，理论分辨率从约25纳米提升到约15纳米。

英特尔代工已经在18Å工艺的部分图层上用它进入了高量产阶段。光刻机刻出更细的线路，本身是有办法的。真正难缠的对手，还是那个看不见摸不着的量子隧穿。
产业里的竞争也很有意思。台积电2纳米2025年底进入大规模量产，苹果直接锁掉了超过一半的初始产能做iPhone 18的芯片。

三星的2纳米良率从年初的60%左右爬到了80%上下，拿了特斯拉AI5和博通的订单。大家都在拼命往前赶，但每往前一步，付出的代价都在翻倍涨。
真正可能让游戏规则改变的，是两件正在发生的事。一是CFET架构，简单说就是把N型和P型晶体管上下摞起来，同样面积塞进更多晶体管。比利时微电子研究中心预测，CFET将在2033年左右实现商业化，被列为2纳米以下的关键方向。

台积电和三星都已经做出了CFET原型芯片，台积电2025年底展示了超紧凑型存储单元，三星在2026年拿出了迄今尺寸最小、纳米片层数最多的CFET。二是二维半导体材料，比如二硫化钼，本身只有原子层厚度，电子在里面跑的路更短，隧穿问题反而好控制。
有研究团队用边缘接触工艺做出的二硫化钼晶体管，关断状态的漏电流比传统结构低了将近两个数量级。

北京大学团队已经用碳纳米管做出了全碳纳米管CFET逻辑电路，算是给硅基芯片找了个备选方案。比利时微电子研究中心预计，2041年前后业界可能将晶体管的主要硅部分替换为二硫化钼这类二维半导体材料。

回到最初的问题。芯片缩小到2纳米以下，光刻机确实在努力，但真正的拦路虎是电子本身的量子行为。人类不是在跟机器较劲，是在跟物理定律较劲。GAA和High NA光刻能让这场赛跑再跑一段，但终点线在哪，取决于我们什么时候能找到让电子继续听话的新办法。